Altium Designer 14.3'te, iki 16bit veriyolunu 32bit veriyolunda birleştirmeye çalışıyorum, giriş veri yollarından biri daha düşük 16 bit ve diğeri de çıkış veri yolunun üst 16 biti haline geliyor. Deneme yöntemim varsa aşağıda bir resim var.
Ne zaman denemek ve aşağıdaki hatayı alırsınız belgeyi derleme: Duplicate Net Names Bus Slice \Y[31..0]. Altium'un \Yağı yeniden tanımlamaya çalıştığımı nasıl düşündüğünü anlıyorum, ancak ayrı iki otobüsün tüm pimlerini koparmak ve birleştirmek dışında iki otobüsü birleştirmek için daha iyi bir yol göremiyorum. FPGA HDL şeması olsaydı tasarımı böyle yapardım.
Bunu nasıl yapmalıyım?
Altium desteğini denediniz mi?
—
Leon Heller
Hayır, bunun oldukça yaygın bir konu olduğunu düşündüm.
—
secretformula
Bunu hiç çözdün mü?
—
DanielSank
3 yıl oldu. Bu hiç çözüldü mü?
—
Asti
Şahsen bunu hiç
—
çözemedim
