Kapı kapasitansını nasıl ölçebilirim?

IRF530N gibi bir güç MOSFET'in kapı kapasitansını doğrudan ölçmenin etkili bir yolu var mı?

Devrem davranış şekli, etkin kapı kapasitansının veri sayfasında belirtilen değerin iki katı veya daha fazla olduğunu gösterecektir; bu, op-amp $R_O$ + kutup.$C_{iss}$

İşte bir yardımcı olması durumunda devre şeması, ama gerçekten sadece bir test fikstürünün genel durumu ile ilgileniyorum, kablolayabileceğim, keyfi bir TO-220 MOSFET'i oraya getirebilir ve bir kapsam izinden veya bir şeyden etkili kapasitansı hesaplayabilirim bunun gibi.

Tezgah üzerinde MOSFET giriş kapasitansının yararlı bir ölçümünü yapmanın pratik bir yolu var mı?

Sonuç Raporu

Her iki cevap da önemli bilgiler verdi. Geriye dönüp baktığımda, doğrudan sorumun kısa cevabının şöyle olacağını düşünüyorum: "Kapı kapasitansını nasıl ölçebilirim? Kapı ve drenaj voltajlarının birçok farklı kombinasyonunda! " :)

Bu benim için büyük anlayışı temsil ediyor: Bir MOSFET'in tek bir kapasitansı yok. Sana aralıkları açıklayan en iyi başlangıç yapmak için en az iki çizelgeleri ihtiyaç düşünüyorum ve kapasitans olabilir en azından bir durum söz konusu değildir yolu daha alıntılanan daha değeri.$C_{iss}$

Devremle ilgili olarak, belirtilen değerinin yarısından daha azına sahip bir IRFZ24N ile IRF530N'yi değiştirerek bazı iyileştirmeler yaptım . Ancak bu ilk dengesizliği aşarken, etkinleştirdiği aşağıdaki testler daha yüksek akımlarda tam salınım gösterdi.$C_{iss}$

Sonuç olarak, op-amp ve MOSFET arasında bir sürücü aşaması eklemem gerekiyor, bu da MOSFET giriş kapasitansına çok düşük etkili bir direnç sunuyor ve op-amp'in 0dB frekansını geçerek oluşturduğu kutbu sürüyor. Orijinal yazıda belirtilmeyen, 1µs adım yanıtı gibi oldukça iyi bir hıza ihtiyacım var, bu nedenle stabilite elde etmek için op-amp'e ağır elle dengeleme uygulamak uygun bir seçenek değil; çok fazla bant genişliğini feda ederdi.

Bu cevap FET nasıl ölçüleceğini gidermez bunu yaparken de hiçbir gerçek değerini olmadığı için. Kapasitans bu kadar önemli bir FET parametresi olduğundan, üreticiler her veri sayfasında neredeyse her durumda kesin olan kapasitans verileri sağlar. (Kapasitansla ilgili tam veri sağlamayan bir veri sayfası bulursanız, o bölümü kullanmayın.) Veri sayfasındaki veriler göz önüne alındığında, kapı kapasitansını kendiniz ölçmeye çalışmak biraz Yosemite'nin resmini çekmeye çalışmak gibidir. Ansel Adams, çektiği resmi size vermek için orada.$C_{\text{iss}}$

Ne zaman kaybı özelliklerini anlamak olduğunu ne anlama geldiğini ve bunlar devre topoloji tarafından nasıl etkilenirler.$C_{\text{iss}}$

Bildiğiniz hakkında gerçekler$C_{\text{iss}}$

• = C gs + C $C_{\text{iss}}$$C_{\text{gs}}$$C_{\text{gd}}$
• , çoğunlukla çalışma voltajlarından bağımsız olarak neredeyse sabit bir değerdir.$C_{\text{gs}}$
• , Miller etkisi ile ilişkili değildir ve Miller etkisi ile hiçbir ilgisi yoktur.$C_{\text{gs}}$
• kuvvetle ters bağlıdır V ds ve kolayca çalışma gerilimi aralığında bir büyüklük sırasına göre değişebilir.$C_{\text{gd}}$$V_{\text{ds}}$
• , Miller etkisinin parazitik nedenidir.$C_{\text{gd}}$

Bu görünüşte basit ama ince gerçeklerin yorumlanması zor ve kafa karıştırıcı olabilir.

İlgili Vahşi ve Asılsız İddialar - Sabırsızlar İçin$C_{\text{iss}}$

nasıl ortaya çıktığı hakkındaki etkin değeri, devre topolojisine veya FET'in nasıl ve neye bağlandığına bağlıdır.$C_{\text{iss}}$

• FET, kaynakta empedans ile devreye bağlandığında, ancak drenajda empedans olmadığında, drenajın esasen ideal bir voltaja bağlandığı anlamına gelir, en aza indirilir. C gs neredeyse kaybolacak, değeri FET transkondüktans g fs'ye bölünecektir . Bu yapraklar Cı gd görünen değeri hakim Cı ISS . Bu iddiaya şüpheyle yaklaşıyor musunuz? İyi, ama endişelenme daha sonra gerçek olacak.$C_{\text{iss}}$$C_{\text{gs}}$$g_{\text{fs}}$$C_{\text{gd}}$$C_{\text{iss}}$

• FET, boşaltmada empedans ve kaynakta sıfır empedans ile devreye bağlandığında, maksimize edilir. C gs'nin tam değeri görünecektir, artı C gd g fs (ve drenaj empedansı) ile çarpılacaktır . Böylece C gd , C iss'a (yine) hakim olacaktır , ancak bu kez, drenaj devresindeki empedansın doğasına bağlı olarak, inanılmaz derecede büyük olabilir. Merhaba Miller Yaylası!$C_{\text{iss}}$$C_{\text{gs}}$$C_{\text{gd}}$$g_{\text{fs}}$$C_{\text{gd}}$$C_{\text{iss}}$

Tabii ki, ikinci iddia, sert anahtarlamalı FET'lerin en yaygın kullanım durumunu açıklar ve Dave Tweed'in cevabında bahsettiği şeydir. Öyle yaygın bir kullanım örneğidir ki, üreticiler bunu test etmek ve değerlendirmek için kullanılan devrelerle birlikte Gate Charge grafiklerini evrensel olarak yayınlarlar. için mümkün olan en kötü maksimum durum olur .$C_{\text{iss}}$

Burada sizin için iyi haber şematiğinizi doğru bir şekilde çizdiyseniz, Miller platosu için endişelenmenize gerek yok , çünkü en az ile ilk iddiaya sahipsiniz .$C_{\text{iss}}$

Bazı Nicel Detaylar

Devrenizde olduğu gibi bağlı bir FET için denklemini elde edelim . Sze'nin 6 elemanlı modeli gibi bir MOSFET için küçük bir sinyal AC modeli kullanma:$C_{\text{iss}}$

^{bu devreyi simüle et - CircuitLab kullanılarak oluşturulan şematik}

İşte için elemanlar atılır ettik , C bs (dökme kapasitans) ve R ds onlar burada ve sadece komplike şeyler ihtiyaç yok çünkü, (kaynak kaçağı drenaj). İçin Bul Z g :$C_{\text{ds}}$$C_{\text{bs}}$$R_{\text{ds}}$$Z_g$

=gfsRsense+$\frac{V_g}{I_g}$$\frac{g_{\text{fs}} R_{\text{sense}}+1}{s \left(C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}\right)}$ $\frac{\frac{s C_{\text{gs}} R_{\text{sense}}}{g_{\text{fs}} R_{\text{sense}}+1}+1}{\frac{\text{Cgs} s C_{\text{gd}} R_{\text{sense}}}{C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}}+1}$

$C_{\text{iss}}$

$C_{\text{iss_eff}}$$\frac{C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}}{g_{\text{fs}} R_{\text{sense}}+1}$$\frac{C_{\text{gs}}}{g_{\text{fs}} R_{\text{sense}}+1}+C_{\text{gd}}$

$C_{\text{gs}}$$g{\text{fs}}$$R_{\text{sense}}$$C_{\text{gd}}$$R_{\text{sense}}$$C_{\text{iss}}$$C_{\text{gs}}$$C_{\text{gd}}$

$V_{\text{ds}}$$C_{\text{gs}}$$C_{\text{gd}}$$g_{\text{fs}}$$C_{\text{iss_eff}}$$35^{\circ }$

$V_{\text{ds}}$$C_{\text{gd}}$$C_{\text{iss_eff}}$

Cevaba bakalım. Burada bir Nichols grafiği kullanacağım çünkü aynı anda açık döngü ve kapalı döngü yanıtı gösterilecek.

$V_{\text{ds}}$$35^{\circ }$

$V_{\text{ds}}$$-3^{\circ }$

$C_{\text{iss_eff}}$$75^{\circ }$

Bir MOSFET'in kapı kapasitansı, birçok insanın düşündüğünden daha karmaşık bir konudur. Cihazın çalışma koşullarına çok güçlü bir şekilde bağlıdır. Bu mantıklı - bahsettiğimiz kapasitans, kapının kendisini sabit bir fiziksel yapı olan bir plaka olarak var, ancak diğer "plaka" sadece yakındaki kaynak, drenaj ve substrat yapıları değil, aynı zamanda akan şarj taşıyıcıları kaynak-drenaj kanalında ve konsantrasyonları önemli ölçüde değişir.

$\frac{\Delta charge}{\Delta voltage}$

$C_{ISS}$$V_{GS}$

Bu nedenle, opampınızın gördüğü yük kapasitansını tam olarak karakterize etmek için, MOSFET'i Şekil 13'te gösterilen şekilde, kapı ve drenajda uygun öngerilim voltajlarıyla test etmeniz gerekir.

Kaynağı topraklayabilir, tahliyeyi istenen sapma voltajına (büyük bir kapasitörle - belki 1 uF seramik) tahliye kaynağı üzerinden bağlayabilir ve akü ile çalışan bir sayaç veya LCR köprüsü ile geçit kapasitansını doğrudan ölçebilirsiniz. Vishay veri sayfası 30V'de 0.7nF ve 2V Vds'de 1nF (Ciss için) diyor.

C metreniz yoksa, uygun bir direnç (belki 1K) ile kapıya makul derecede küçük bir değer (belki 0,5 volt) kare dalga uygulanabilir ve şarj / deşarj sürelerini a / e ile gözlemleyebilirsiniz. kapsamı (x10 prob), sonra kapsam probu kapasitansını çıkarın.