Yıllardır fpgas ile çalışıyorum ve devrelerimin her parçası (buna ihtiyaç duyuyor) için her zaman senkron sıfırlamalar kullandım. Belirli bir saat döngüsünde devrenin global olarak sıfırlanmasına yardımcı olur.
Ancak, ASIC devrelerinde, insanların her yerde asenkron sıfırlama kullanma eğiliminde olduğu söylendi. Nedenini merak ediyorum ve bazı fpga tasarımlarında da durum böyle ise. Profesyonel görüşler duymak isterim.
Teşekkürler
Yanıtlar:
Bu konuda çok fazla görüş var gibi görünüyor.
Asenkron iddia, senkron deassertion iyi bir uygulama olduğu söylenir. Bu, saatin eşzamanlı onaylamada çalışmamasını (veya sıfırlama sinyalini yakalamak için çok yavaş çalışmasını) ve eşzamansız deassertionda olası metastabiliteyi önler.
Çıktıların tasarımların geri kalanına bağlı olduğu bir sıfırlama senkronizörü (iki FF) kullanırsınız:
Birkaç tartışma:
Zaman uyumsuzluk ve senkronizasyon sıfırlama Senkronizasyondaki Mektuplar ve Zaman uyumsuz sıfırlama
Birkaç nedenden dolayı (belirli bir sırayla) eşzamanlı sıfırlama üzerinde bir eşzamansız sıfırlama tercih ederim:
Nihayetinde bu sorunların hiçbirinin gösterici olmadığını düşünmüyorum, ancak ASIC'lerde asenkron sıfırlamanın kesinlikle tercih edilmesine kesinlikle katkıda bulunacaklardı.
Eşzamanlı sapma ile eşzamansız sıfırlama çok iyi çalışır. Yukarıda belirtildiği gibi, asenkron sıfırlama flopları daha küçüktür ve sıfırlamayı sağlamak için etkin bir saat gerektirmez, böylece bir parçayı yalnızca güç ve tek bir sabit kablolu pim veya güçle sıfırlamaya zorlayabilirsiniz (genellikle bilinen, düşük güç durumu). sıfırlamada.
Bunu gerçekten incelemek istiyorsanız, özellikle Cumming'in bu konudaki makalelerini okuyabilirsiniz:
http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf
Şerefe.
'Eşzamansız onaylama / eşitleme sürümü' yaklaşımından bile daha güvenli görünen başka bir yaklaşım, eşzamansız bir sıfırlama dedektörüne (başka yerlerde açıklandığı gibi, eşzamansız 'onaylama' ve eşzamanlı 'serbest bırakma') sahip olmak, ancak dışa bakan herhangi bir G / Ç aygıtını eşzamansız bir şekilde sıfırlamadan (dedektörün kendisindeki mandal dışında). Biri, biri G / Ç hatları için diğeri de senkronize sıfırlama dedektörünü beslemek için biri olmak üzere iki asenkron sıfırlama dedektörü kullanıyorsa ve biri I / O hatları için onu sadece güvenilir bir şekilde yeterli ses olan sıfırlama darbeleri ile tetiklenecek şekilde tasarlarsa ana dedektörü açtığınızda, CPU'yu sıfırlamayacak durumlarda çıkışların arızasını önlemek bile önlenebilir. Biri bunu yaparsa, meşru uzunluktaki bir sıfırlama darbesinin çıkışları eşzamansız olarak sıfırlayacağını,
Dikkate alınması gereken başka bir şey, sistemlerin genellikle sıfırlamadan etkilenmemesi gereken bazı kayıtlara sahip olmasıdır. Bir asenkron sıfırlama, bu kayıtlara yazan devreyi vurabiliyorsa, temiz (runtsuz) bir darbe olsa bile, bu kayıtları yavaşlatmak için yanlış zamanda gelen bir sıfırlama darbesi mümkün olacaktır. Örneğin, kod adres 1111'e yazmaya çalışıyorsa ve saat darbesinden hemen önce gelen bir eşzamansız sıfırlama, saat darbesi geldikçe adres mandallarından birini sıfıra zorlarsa, bu, hatalı bir yazmanın 1110 adresine adreslenmesine neden olabilir. senkronize sıfırlama mantığı kullanarak kayıt yazma işlemlerinin devre dışı bırakılmasından önce kayıt yazma işlemlerinin devre dışı bırakıldığından emin olmak için kombine gecikmeli çoklu dahili sıfırlama hatları kullanılabilir.
BTW, işte konsepti gösteren bir devre. Sol alt köşenin yakınında sıfırlama için iki mantık girişi vardır. Biri "temiz" bir sıfırlama darbesi üretecek ve diğeri gerçekten çok yapışkan bir darbe üretecektir. Sarı LED ana sistemin sıfırlandığını gösterir; camgöbeği LED I / O etkin olduğunu gösterir. Temiz bir sıfırlamaya basmak, çıkışların hemen "sıfırlanmasına" neden olur; icky reset'e basmak ya çıkışların gecikmesine neden olur ya da etkilenmez (simülatörde 'onları etkilenmeden bırak' durumuna neden olmanın bir yolu yoktur).
Deneyimli bir mühendis olarak ( FPGA tasarımı ve gömülü sistemlerle 3 yıl ), size FPGA'nın veri sayfasını ve kullanıcı kılavuzunu kontrol etmeniz gerektiğini söylüyorum. Bu basit bir cevap değil.
Sen yapmak zorunda tasarım uyan FPGA tipi Seçtiğin. Bazı FPGA'larda Async sıfırlama için tasarlanmış FlipFlop'lar , bazıları da Senkronizasyon sıfırlama için tasarlanmıştır.
Ne tür FlipFlop'lara sahip olduğunuz için FPGA kullanım kılavuzunu kontrol etmeniz gerekir.
Uygulayıcı / Haritacı, kodunuzu FPGA ilkel türüyle eşleştirdiğinizde sıfırlamanız için özel yollar seçer ( kod daha yüksek frekanslarda çalışabilir ve daha az yer kaplar ).
Tasarımınız HERHANGİ BİR durumda çalışacaktır , ancak bazen FPGA Uygulayıcısı mantığınızı çalıştırmak için daha fazla yol açar ( daha fazla mantık ekler ), ancak bu daha düşük maksimum frekansa ve / veya daha fazla FPGA kaynaklarına neden olur.
Örnek: Xilinx'in ZYNQ'su ile test edilmiştir ( FPGA senkronize sıfırlama için tasarlanmıştır - ilkel kullanıcı kılavuzuna bakın ). Senkronizasyonu sıfırdan senkronize olarak değiştirerek , maksimum kararlı frekans 220MHz'den 258MHz'e gitti ve bu yüzden frekans marjımı geçtim .
Ayrıca Uygulayıcı'nın saat ve sıfırlama sinyalinin ne olduğunu bilmediğini de ekleyebilirim. Flipflop pinlerini isimlere göre değil, ORDER ile sinyallere atar. Bu nedenle, bazı FPGA'larda, uygulayıcı, uygulayıcının hangi FPGA'ya ayarlandığına bağlı olarak, VHDL'de "process () başladıktan sonra saat olarak, bazıları sıfırlama olarak ilk sinyali seçer.