Neden tamamen eşzamansız devreler daha yaygın değildir? [kapalı]


19

Anladığım kadarıyla, modern tüketici CPU'larının çoğu senkronize mantığa dayanıyor. Bazı yüksek hızlı uygulamalar (sinyal işleme, vb.) Daha yüksek hızı için ansync mantığı kullanır.

Bununla birlikte, günümüz pazarında tüketici ürünlerinde hız ana satış noktalarından biridir (bkz. AMD ve Intel.) Daha karmaşık litografinin gelişimi, tamamen asenkron mantığın benimsenmesinden daha hızlı mı? Yoksa ansync mantığı VLSI uygulamaları için çok karmaşık / pratik değil mi?


4
Onları prosedürel bir şekilde programlamanın çok zor olduğunu düşünüyorum.
mehmet.ali.anil

16
Mevcut mimariler melezdir. Senkron bloklar asenkron yolla birbirine bağlanır. Ve evet, eşzamansız mantık çok daha karmaşık.
Eugene Sh.

5
Çünkü eşzamansız zamanlama kapanışı için henüz iyi bir aracımız yok.
Oldfart

2
Sistemler gittikçe asenkron hale geliyor. Modern CPU'larda RAM, önbellek ve CPU çekirdeği gibi şeylerin hepsi bağımsız saatlerle çalışır. Yeni Intel HEDT işlemciler bunu bir adım öteye taşıyor ve yongalardaki birçok çekirdeğin her birinin birbirinden bağımsız ve RAM, önbellek ve harici veri yollarından vb. Saatlerde çalışmasını sağlıyor
J ...

1
Hatırlanması gereken bir şey, senkron saatler sistem için standartlaştırılmış bir kalp atışı sağlarken, saf bir asenkron tasarımla giderseniz, aksi takdirde yayılma gecikmesi gibi önemsiz zamanlama farklılıklarının başka yollarla karşılanması gerekebilir. Ayrıca, asenkron tasarımlarda saf fonksiyonların uygulanması nispeten etkilidir, ancak durumsal fonksiyonlar (veya karekök gibi daha zor işlemler) karmaşıklaşabilir. Yönlendirme sinyalleri de zor olabilir (otobüs yok, her şeyi her şeye bağlamakta sıkışabilirsiniz).
jrh

Yanıtlar:


45

Async tasarım teknolojisini ticarileştiren bir başlangıçta birkaç yıl geçirdim, bu yüzden nedenlerini biliyorum:

  • async özünde daha hızlı değil . En kötü yol gecikmesi aynı kalır. Sadece bazen daha hızlı bir yol yürütme avantajından yararlanabilirsiniz.

  • async'in de tamamlama algılama yükü vardır.

  • Tasarım araçları. Bu gerçekten büyük olanı: senkron tasarımla aynı kalitede mevcut olan tam bir eşzamansız "akış" araçları yoktur.

  • Eğitim. Tüm tasarımcılarınızı yeni paradigma ve araçlar konusunda etkili bir şekilde yeniden eğitmeniz gerekir.

  • Risk ve muhafazakârlık. Endüstrinin çoğu "sonuncusuna benzer, ancak biraz farklı bir şey üretmek" tir. Bunun çalışma şansı çok yüksektir. Şirketler, on milyonlarca dolara mal olan toplam bir yazma olma şansı daha fazla olduğundan tamamen farklı bir şey inşa etmek konusunda daha isteksizdir.


Kendinden daha ucuz ama daha yavaş olabilir.
Tony Stewart Sunnyskyguy EE75

3
Bunu bir kez düşündüğümü hatırlıyorum ve ayrıca fark ettim: Senkronize bir çip önemsiz bir şekilde hız aşırttı (pil / sıcaklık / vb için), oysa asenkronize bir çip muhtemelen daha az?
Mooing Duck

Tasarım araçları / paradigması açısından, senkronize mantık, kombinatoryal mantığın çıktısında aksaklıkları tamamen göz ardı edebilir ve sadece saat sinyallerinin aksaklık göstermesini gerektirir. Ayrıca, eşzamansız devrelerin, veriler gelmeden önce bir sonraki bloğa hazır bir sinyalin ulaşamamasını sağlamak için bazı sinyaller için ek gecikme eklenmesini gerektirme olasılığı daha yüksektir. Senkron devrelerde nadiren yapay gecikme gerekir. İlk akla gelen birkaç durumdan biri, genellikle doğal gecikmeyle karşılanabilecek tutma süresi gereksinimlerini karşılamaktır. Ayrıca bazı çapraz saat etki alanı durumlarının gecikmeye ihtiyacı olabilir.
Kevin Cathcart

Birçok durumda, iki fazlı çakışmayan bir saat kullanmanın tek bir saat üzerinde birçok avantaj sağlayabileceğini düşünüyorum. Tek bir saat kullanırken, herhangi bir runt darbesi bir sistemin rayları atlamasına neden olabilir, ancak iki karşılaştırıcıdan bir saat girişi besleyerek oluşturulan iki fazlı bir saat kullanıldığında, bir saat fazındaki runt darbeleri, önce veya sonra gelirse zararsız olacaktır. karşı saat fazında araya giren darbe olmadan geçerli uzunlukta bir saat darbesi.
supercat

3
@MooingDuck Mantık paradigmasına bağlıdır. Bazı Boş Konvansiyon Mantığı üzerinde çalıştım ve koşulların (süreç, voltaj, sıcaklık) izin verdiği kadar hızlı çalışacaktı. Bu koşullar nedeniyle saatin altında kalmanıza gerek kalmaz , otomatik olarak yapar .
W5VO

3

Asenkron entegre devreler tasarlamak çok caziptir. Diğer cevaplar, bunu yapmadan önce iki kez düşünmenin birçok nedenini zaten kapsıyor. İşte bir tane daha:

IC geliştirme tasarımla bitmedi. Doğrulama ve test eşit derecede önemlidir. Senkron devreler için sadece tasarım araçları çok gelişmiş değil, aynı zamanda simülasyon araçları ve test ekipmanlarıyla da aynı.

Doğrulama

Devrelerin laboratuvar koşullarında çalışması yeterli değildir. Çalışma voltajı (V) aralığı, çalışma sıcaklığı (T) aralığı ve üretim sürecine (P) bağlı değişikliklere göre sağlam olmaları gerekir. Senkron mantık için bu, statik zamanlama analizi yardımı ile garanti edilebilir. Devre, flip-floptan flip-flop'a kadar tüm zamanlama yollarına bölünür. Kurulum ve tutma süreleri her bir zamanlama yolu ve farklı P, T ve V kombinasyonları için kontrol edilir. Bu PTV kombinasyonları, simülasyon köşeleri olarak adlandırılır.

Benzer bir doğrulama, asenkron devreler için de yapılabilir, ancak tasarım araçları tarafından çok daha zor ve daha az desteklenir. Ayrıca, tasarımcıyı gerçekten doğrulanabilen asenkron yapılarla da kısıtlar. Rastgele asenkron devreler için güvenilir bir doğrulama yoktur.

Ölçek

Donanımı test etmek için de benzer zorluklar var. Senkron mantığın test edilmesi, test standartları ve ekipmanı tarafından tamamen desteklenir. Asenkron devreleri test etmek sadece daha karmaşık olmakla kalmaz, aynı zamanda zamanlama soyutlamasının olmaması nedeniyle, devrenin tüm PTV köşeleri için çalışacağını kanıtlamak bile yeterli değildir. Köşelerin kapsamadığı bazı PTV kombinasyonlarındaki yarış koşulları nedeniyle devre başarısız olabilir.

özet

IC tasarımcıları asenkron paradigmadan vazgeçmediler, ancak asenkron mantık doğrulama ve doğrulama sırasında ağır dezavantajlarla birlikte geliyor. Endüstriyel bir bağlamda, asenkron IC tasarımının, proses varyasyonunun tüm parametre alanı ile sıcaklık ve voltaj için çalışma aralıkları üzerinde çalıştığı kanıtlanabilen yapı ile sınırlandırılması gerekir.

"Yerel olarak eşzamanlı küresel asenkron" tasarım, her iki zamanlama paradigmasından daha fazla fayda ve daha az dezavantaj almanın bir yoludur.


0

Async ikili sayaçları daha basittir, çünkü bölme başına yalnızca iki bellek hücresi veya T flip flop kullanırlar. Bu nedenle eski CD ve 74HC4020 ve 4040 ucuz olarak birçok ikili aşama sunar. Her aşamadaki pervane gecikmesi, sonucu geciktirmek için arka kenarı kullanarak pervane gecikmesi 1/2 giriş saati döngüsünden az olmadığı sürece, yarış koşulları veya ikili adreslerin kapı kod çözme ile aksaklıkları olmadan kullanılamayacağı anlamına gelir. Çıkış gecikmesi daha sonra N aşaması ile çarpılır.

Eşzamanlı ikili sayaçlar, geciktirmek için D FF'ye fazladan bir bellek hücresi kullanır, ancak daha fazla alan tüketmesi için herhangi bir sayaç uzunluğu için 1 değerine kadar gecikmeyi en aza indirir.

Bu nedenle, tüm CPU'lar, thruput'u en üst düzeye çıkarmak için prop ve gecikme, kurulum ve tutma sürelerini aşmamak için adres ve bellek okuma / yazma işlemlerinde beklenen gecikmeyi optimize etmek için tamamlayıcı saatler kullanır.

Bellek şimdi özellikle grafik belleği için DDR, 3DR, 4DR, 5DR gibi birçok faz kullanıyor ancak CPU saatleri tek döngü RAM hızından çok daha hızlı gidiyor, böylece okuma ve yazma adres gecikmeleri tek veya çoklu veya yarı sayımlarla zamanlanabilir. her bir parametre için T kesirli veya tamsayılarla belirtilen süper-saat (örneğin 100MHz xN). Bu pervane gecikmeleri sıcaklıkla birlikte artar. CMOS için ve uygun şekilde soğutulursa gecikmeyi veya diğer artışı Pd ve sıcaklık artışını azaltabilen ve daha da kötüleştiren (daha yavaş) daha yüksek Vram voltajıyla azaltın. Bu nedenle, soğutma, V, f, T, Async veya Sync işlemleri için kullanılsın, optimum gecikme için kritik öneme sahiptir.


-1

Erken mantık tasarımları eşzamansızdı. Çoğu zaman analog devrelerle de karıştırılırlar. Bununla birlikte, zaman ilerledikçe tasarımlar daha karmaşık hale geldiğinden, daha fazla mühendisin tek bir tasarım üzerinde çalışmasını talep etti. Zaman uyumsuzluğun zamanlama diyagramları. Çok fazla durum olduğunda mantık hantal olabilir. Şimdi farklı mantık bloklarını birbirine bağlamaya çalışan bir mühendis ekibi ekleyin, ancak aralarındaki zamanlamalar çok iyi hizalanmamış. Tasarımlar, beklenmedik şekillerde değişikliklere karşı kırılgan hale gelir.

Eşzamanlı mantık tasarımına girin. Şimdi tüm durum akışları, arayüzlerin çok iyi tanımlanmasını ve tasarım değişikliklerine karşı daha sağlam olmasını sağlayan bir saat sinyaline hizalanır. Evet, daha fazla kapı kullanabilir, ancak (genellikle) tasarım tarafından kararlıdır; kimse dokunmadığı sürece ahırın aksine!


1
"Tasarım gereği doğru" ve "iyi tanımlanmış arayüzler" i garanti eden asenkron tasarım metodolojileri de vardır. Bunlar, senkron tasarımlar için yapılan basitleştirici varsayımlardan basitçe farklıdır.
Edgar Brown
Sitemizi kullandığınızda şunları okuyup anladığınızı kabul etmiş olursunuz: Çerez Politikası ve Gizlilik Politikası.
Licensed under cc by-sa 3.0 with attribution required.