Yüksek hızlı sinyaller için iz uzunluğu eşleştirme modelleri hakkında soru

Bir meslektaşım ve ben, yüksek hızlı sinyallerin uzunluğa uymasının farklı yolları hakkında bir tartışma ve anlaşmazlık yaşadık. Bir DDR3 düzeni örneği ile devam ediyorduk.

Aşağıdaki resimdeki tüm sinyaller DDR3 veri sinyalleridir, bu nedenle çok hızlıdırlar. Ölçeği anlamanız için resmin X ekseninin tamamı 5,3 mm ve Y ekseni 5,8 mm'dir.

Benim iddiam, resimdeki orta izlemede olduğu gibi yapılan uzunluk eşleşmesinin sinyal bütünlüğüne zararlı olabileceğiydi, ancak bu sadece bir sezgiye dayanmasına rağmen, bunu destekleyecek hiçbir verim yok. Resmin üst ve alt tarafındaki izlerin daha iyi sinyal kalitesine sahip olması gerektiğini düşündüm, ama yine de, bu iddiayı destekleyecek hiçbir verim yok.

Fikirlerinizi ve özellikle bu konudaki deneyimlerinizi duymak isterim. Yüksek hızlı izlerle eşleşen uzunluk için temel bir kural var mı?

Ne yazık ki, bunu SI aracımızda simüle edemedim çünkü kullandığımız FPGA için IBIS modelini içe aktarmakta zorlanıyor. Bunu yapabilirsem rapor vereceğim.

Sezginiz doğrudur, kenar hızına ve bu serpantin yollarının ne kadar yakın olduğuna bağlı olarak kendi sorunlarınıza neden olabilirsiniz. Merak ettiğiniz gibi kesinlikle birbirleriyle birleşecekler. Aslında yeterince sıkıysa, yüksek frekans bileşeni, S eğrileri boyunca orada olmadığı gibi doğrudan birleşebilir.

Bu durumda soru, bağlantınızın uygulamanızda bir sorun olacağı olacaktır. Bu resimde DDR3 için yeterince uzak görünüyorlar ama bunu söylemek zor. Tabii ki yolun simülasyonu her zaman en iyisi olurdu, ama biliyorum ki ihtiyacımız olduğunda pahalı araçlara her zaman erişemeyiz :)

Yine de doğru yolda gibi görünüyorsunuz. İşte Johnson bu konuda biraz daha konuşmak yok.

DDR bellekle çalışmıyorum, bu yüzden çip üzerinde masaüstü düzeltme olmadığını ve uzunluk eşleşmesinin gerekli olduğunu varsayacağım. Eğer talaşlar kendiliğinden çözülmeyi yapabiliyorsa, elbette uzunluk eşleştirme yapmak için izleri uzatmak yerine bu özelliği kullanmalısınız.

Ancak uzunluk eşleşmesinin gerekli olduğu göz önüne alındığında, yaptığınız her şeyin olabildiğince iyi yapılması gibi görünüyor. Temel olarak, 1, aslında uzunluk eşleşmesini yapıyorsunuz ve 2, 90 veya 45 derecelik virajlar yerine yaylar kullanıyorsunuz.

Yorumunuzda, serpantin şeklinin izi kendisiyle paralel hale getirmesinden duyduğunuz endişeden bahsediyorsunuz. Bu makul bir endişe, ama bu konuda yapabileceğiniz çok şey yok. Kesinlikle izleri daha da ayırmak için iki çipi daha uzaklara taşımanızı tavsiye etmem --- ve muhtemelen bunu önlemek için bir tahta alanı sınırlamanız var. İzler arasındaki boşluk 4x veya daha fazla iz genişliği gibi göz önüne alındığında, bunun ciddi bir soruna neden olmasını beklemezdim.

Elbette HyperLynx veya diğer iyi SI aracıyla bir simülasyon kesin bir cevap almanın daha iyi bir yoludur. Gerçek çipleriniz için modellere sahip olmadan bu sorunu simüle edebilmeniz gerekir.

Göstermediğiniz bir şey, tahta yığınınızdır. Malzemeleriniz hakkında iyi bir simülasyon ve iyi bilgi olmadan, iç katmanlardaki yayılma hızının, dış katmanlardaki hıza (muhtemelen değil) eşit olduğu ve katmanlar arasındaki kesinlikle uzunluk eşleşmesinin doğru olduğu açık değildir. yapılacak şey. Bunu hesaba katmış olsanız bile, malzemelerdeki bazı değişikliklerin farklı katmanlardaki izleme gecikmeleri arasında uyumsuzluğa neden olmasını bekleyebilirsiniz.

Mikrodalga sinyalleri için, karmaşık geri dönüş kaybı efektlerini önlemek için raylardaki keskin köşelerden kaçınmak istersiniz. Bu yüzden hepsi düz çizgiler. Ayrıca sinyal bütünlüğünü artırmak için bir yer düzlemi istiyorsunuz. Ardından, iz uzunluğu eşleştiği sürece yerleşim farklılıklarına ve karışmaya daha az duyarlılık olur. İz kalınlığı, geliştirilmiş TDR yanıtı ve yansıma katsayısı için istenen empedansa göre hesaplanmalıdır.

Düzen yazılımınız, talep üzerine eşit satır uzunluğu üretmelidir.

Burada çok daha fazla DDR3 düzeni dikkate alınmaktadır.