Aşağıdakilerle karşılaştığımda http://www.asic-world.com/verilog/verilog_one_day3.html bu sayfayı okuyordum :
Normalde flip-flopları sıfırlamamız gerekir, bu nedenle saat 0'dan 1'e (poz) her geçişte, sıfırlamanın iddia edilip edilmediğini (senkronize sıfırlama) kontrol ederiz, sonra normal mantıkla devam ederiz. Eğer yakından bakarsak, kombinasyonel mantık söz konusu olduğunda atama için "=" ve ardışık blok için "<=" operatörüne sahip olduğumuzu görürüz. Peki, "=" atamayı engelliyor ve "<=" engellemesiz atama. "=" kodu bir başlangıç / bitiş içinde sırayla yürütürken bloklama yapmayan "<=" paralel olarak yürütür.
Engelleme atamalarının paralel olduğu sırada engelleme olmayan atamaların sıralı olduğundan oldukça emindim. Sonuçta, her zaman blokların dışında ata deyimleri ile engelleme atamaları yapabilirsiniz ve hepsi paralel olarak çalışır. Bu bir hata mıdır yoksa her zamanki blok içindeki davranış farklı mıdır? Ve, davranış her zaman blok içinde farklıysa, engelleme olmayan atamalar her zaman blok dışında yapılabilir mi?