Bir aritmetik mantık birimi gibi bir devre, girdi olarak birkaç sayı alır ve çıkış olarak bir sayı üretir. Bir süre zarfında, çıktının tüm bitlerinin doğru son hallerine ulaşacağını garanti edebilir, ancak çıktı bitlerinin geçerli olması için gereken gerçek zamanın çeşitli faktörlere bağlı olarak büyük ölçüde değişebileceğini garanti eder.
"Geçerli" bir giriş ve "geçerli" bir çıkışa sahip bir ALU inşa etmek ve bir hesaplama yapılmadan önce "geçerli" girişin yeterli bir süre için düşük olmasını ve veri girişlerini içerdiğini belirtmek mümkün olacaktır. "geçerli" giriş yüksek olmadan önce istenen değerler, "geçerli" çıkış, aslında çıkış bitleri doğru olana kadar yükselmez. Böyle bir tasarım muhtemelen geleneksel bir ALU'dan yaklaşık iki kat daha fazla devre gerektirecektir [temel olarak her bitin "sıfır" olarak mı bilindiği veya bir "bilinen" olarak mı bilinmesi gerektiği; "geçerli" çıktısı, her çıktının durumu biliniyorsa gerçek olur].
İşleri daha kötü hale getirmek için, daha hızlı çalışabilecek bir CPU'nun bu bölümlerine izin vermek, yalnızca yavaş parçaların yetişmesi için her zaman beklemiyorlarsa yardımcı olacaktır. Bunun gerçekleşmesi için, makinenin hangi kısmının belirli bir zamanda "ileri" olduğuna karar vermenin mantığı olmalı ve buna göre bir hareket tarzı seçmelisiniz. Ne yazık ki, bu tür bir karar, elektroniklerin güvenilir bir şekilde yapması en zor kararlardan biridir. İlk önce iki olaydan hangisinin gerçekleştiğine güvenilir bir şekilde karar vermek, genellikle yalnızca herhangi bir "yakın çağrı" olmayacağını garanti edebiliyorsa kolaydır. Bir bellek düzenleyicinin işlem birimi # 1'den gelen bir isteği işlediğini ve birim # 1'in bundan sonra bekleyen başka bir isteği olduğunu varsayalım. Ünite # 2, # 1'deki ilk istek tamamlanmadan önce bir istek gönderirse, bellek ünitesi bunu işlemelidir; Aksi takdirde, # 1 numaralı birimden bir sonraki isteği yerine getirmelidir. Bu makul bir tasarıma benziyor, ancak şaşırtıcı bir şekilde sorunlu olduğu ortaya çıkıyor. Sorun şu ki, o andan önce gelen bir isteğin derhal işleneceği bir talep ve bundan sonra gelen bir talebin beklemesi gerekecekse, bir isteğin son tarihi geçip geçmeyeceğini belirlemek için gereken zamanın isteğin alındığı zaman ile son tarih arasındaki farkla kabaca ters orantılıdır. Bellek ünitesinin # 2'deki bir isteğin son tarihi bir femptosecond tarafından geçtiğini belirlemesi için gereken süre, ünite # 1'den ikinci bir talebe hizmet vermek için gereken süreyi büyük ölçüde aşabilir, ancak ünite servis veremez. hangisinin önce hizmet edeceğine karar verene kadar talepte bulunun.
Her şeyin ortak bir saatten geçmesi sadece bir işlemin çıktısının ne zaman geçerli olduğunu belirleme ihtiyacını ortadan kaldırmakla kalmaz, aynı zamanda "yakın çağrıları" zamanlamanın ortadan kaldırılmasını sağlar. Sistemdeki her şey bir 100Mhz saatte çalışırsa, saat kenarından 1ns'e kadar bir saate yanıt olarak hiçbir sinyal değişmez ve bir saat kenarına cevaben gerçekleşecek olan her şey 7ns içinde gerçekleşir, o zaman belirli bir saat kenarı en az 3ns tarafından "kazanacak" ve bir saat kenarı bitinceye kadar gerçekleşmeyecek her şey en az 1ns "kaybedecek". Bir sinyalin saatten önce veya sonra, "yakın" olmaması garanti edildiğinde değişip değişmeyeceğini belirlemek, isteğe bağlı zamanlanmış iki sinyalden hangisinin önce gerçekleşeceğini belirlemekten çok daha kolaydır.