Diyelim ki ~ 20-50 nanosaniyelik okuma ve yazma gecikmeleri ile tipik zamanlama parametreleriyle (ilgilenen kişiler aşağıda listelenmiştir) bir DRAM'a bakıyoruz. DRAM'ın okuma ve yazma gecikmelerinin artmasına neden olmak için zamanlama parametrelerinin değiştirilmesi nasıl gerçekleşir? Özellikle, diyelim ki ~ 1 mikrosaniye gecikme sürelerini okumak ve yazmak istiyoruz. Çalışmam gereken parametreler şunlardır: (diğerleri önemli ve listelenmemişse, lütfen bunlardan bahsedin; bunların önemsiz veya anlamsız olanları göz ardı edilebilir):
* tCCD = CAS to CAS command delay (always = half of burst length)
* tRRD = Row active to row active delay
* tRCD = RAW to CAS delay
* tRAS = Row active time
* tRP = Row precharge time
* tRC = Row cycle time
* CL = CAS latency
* WL = Write latency
* tWTR = Write to read delay
Sormamın nedeni, çeşitli bellek erişim kalıpları için değişken bellek erişim gecikmelerinin program performansı üzerindeki etkisini araştırmak için küçük bir simülasyon yapmak istemem. Hafıza donanım bilgim çok sınırlı; Yukarıdaki parametrelere bakıldığında, tek bir erişim için hafıza gecikmesinin bir satır / sütun ve WL? seçmek için tRAS + CL gibi bir şey olacağını düşünüyorum. Bunlar ortak zamanlama parametreleri değilse gerçekten özür dilerim. Şimdiden teşekkürler!
DÜZENLE:
Bir düşünün, eğer bir zamanlama parametresi p1, p2, ..., pN, X okuma / yazma gecikmesi olan, bir zamanlama parametresi varsa, p1 ', p2', ..., İstediğiniz okuma / yazma gecikmesi için pN 'Y> gt; X, p1 '= (Y / X) p1, p2' = (Y / X) p2, ..., pN '= (Y / X) pN alarak? Öyle görünüyor ki, eğer okuma / yazma gecikmeleri, temel DRAM zamanlama parametrelerinin bazı lineer birleşimleriyse, parametreleri basitçe ölçekleyebilmeli ve türetilmiş miktarlarda eşdeğer bir ölçekleme yapabilmeliyim ... değil mi?