MAJORITY için minimum devre ağaç genişliği


12

MAJ hesaplaması için üzerinden bir devrenin minimum ağaç genişliği {,,¬}nedir?

Burada MAJ :{0,1}n{0,1} çıkışlarının 1 girişinden en az yarısı 1 .

Sadece devrenin büyüklüğünü önemsiyorum (polinom olmalı) ve bir girişin fan çıkışının keyfi olabilmesine rağmen bir girişin sadece bir kez okunması gerekir (bu, devrenin ağaç genişliğini önemli ölçüde etkiler - dallanma MAJ gelen Barrington'ın teoremi elde edilen programlar NC1 eğim devreler olarak yorumlanır,) yardım etmez. Ve elbette ağaç genişliği en önemli şeydir. Derinlik veya başka bir parametre umurumda değil .

MAJ için ortak devrelerden bazıları şunlardır:

  • Wallace ağaç devreleri (egTheorem 8.9 buradan içinde yer Maj 3 ila-2 numara kullanım) NC1 ?
  • MAJ için Valiant'ın monoton NC1 devreleri (örn. Burada Teorem 4 )
  • BatchersıralamalogO(1)ngibi derinlik sıralama ağı
  • AKS sınıflandırma ağı

Bunlardan herhangi biri sınırlı veya hatta polilogaritmik ağaç genişliğine sahip mi?

Veya aslında,

MAJ için sınırlandırılmış ağaç genişliği devresi olmadığına inanmak için nedenler var mı?

Sınırlı bir ağaç genişliği devresi ile hesaplanan her fonksiyonun , JansenSarma yoluyla bir defaya mahsus şartname olmasa bile bir devresi ile hesaplanabileceğine dikkat edin . Dolayısıyla, böyle bir devre ailesinin imkansızlığı, bir defaya mahsus devreler durumunda bu bağlantının daha da sıkılaştırılabileceğini gösterecektir.NC1


1
Bu neden herhangi bir dili için önemsiz değil ? Görebildiğim kadarıyla, formüllerde (yani ağaçlarda) ağaç genişliği 1 var mı , yoksa bir şey mi eksik? NC11
Emil Jeřábek

5
Bence OP, döngü oluşturan aynı değişkene karşılık gelen formül ağacının tüm yapraklarını tanımlar.
Sasho Nikolov

1
Üçlü bir devre, treidth O'da (log n) uygulanabilir. Devre sadece bir kerede bir giriş biti okuyan ve yalnızca giriş 1 ise O (log n) bitli bir sayıya 1 ekleyen bir çevrimiçi algoritmayı simüle eder. Devrenin derinliğinin O (n) olduğuna dikkat edin. Bkz. Şekil 1 ( arxiv.org/pdf/1404.5565v1.pdf ). Küçük derinlikli bir devrenin mutlaka küçük trewidth olması gerekmez, çünkü Sasho Nikolov'un işaret ettiği gibi, aynı giriş değişkenine karşılık gelen düğümleri tanımlamanız gerekir.
Mateus de Oliveira Oliveira

@MateusdeOliveiraOliveira İşaret ettiğiniz yapı güzel ve basit ve neredeyse ihtiyacım olan şey. Gerçekten ihtiyacım olan sınırlı ağaç genişliğinde (ya da bunun mümkün olmadığını gösteren bir gösterge) çalışan bir yapı. Başka bir cevap olup olmadığını görmek için birkaç gün bekleyeceğim - aksi takdirde (yorumunuzu bir cevaba dönüştürürseniz) onaylayacağım.
SamiD

@SamiD Bu yorumu bir cevaba genişlettim. Daha önce bir cevap olarak yayınlamamıştım çünkü sorduğunuz şeyin sadece yarısı.
Mateus de Oliveira Oliveira

Yanıtlar:


7

Samir sorusunun yarısını yanıtlıyor.

Let bir DAG ve olmak V 1 , V 2V köşe iki alt kümesi olabilir G . Biz tarafından ifade E ( V 1 , V 2 ) tüm kenarların grubu G bir uç ile V 1 ve diğer uç V 2 . Eğer ω = ( v 1 , . . . , V n )G=(V,E)V1,V2VGE(V1,V2)GV1V2ω=(v1,...,vn)G

ow(G,ω)=maxi|E({v1,...,vi},{vi+1,...,vn}|
ωG
ow(G)=minωow(G,ω),
GGcw(G)G, siparişin topolojik olup olmadığına bakılmaksızın. Aşağıdaki eşitsizlik sırasına sahibiz: burada ve , sırasıyla pathwidth ve treewidth olan .
tw(G)pw(G)cw(G)ow(G),
pw(G)tw(G)G

Bu büyük bir kısmının istem bit çevrimiçi-genişliği hesaplanabilir , ve bu nedenle de treewidth . Devre , bir kerede bir giriş biti okuyan ve yalnızca ise bitli bir sayaca ekleyen çevrimiçi bir algoritmayı simüle eder . Başlangıçta sayaç olarak başlatılır.nO(logn)O(logn)bbO(logn)b=10. Sonunda devre, yalnızca sayacın değeri n / 2'den büyükse kabul eder. Sayaç yazmacına bir tane ekleyen bir ADD devresinin kapılarının, sabit çevrimiçi genişliğe sahip olacak şekilde topolojik olarak sipariş edilebildiğini görmek kolaydır, çünkü bu devreler sadece bir taşıma işlemi gerçekleştirmelidir. Toplam devre devreler dizisidir çıkış girişine takılı ve çıkış takılı olup COMP girişi. Şimdi, toplam devresini topolojik olarak tüm kapıları ve tüm kapılarının görünecek şekildeC=(ADD1,ADD2,...,ADDn,COMP)ADDiADDi+1ADDnCADDiADDi+1ADDn geçitlerinden önce görünür, daha sonra bu topolojik sıra çevrimiçi genişliğe . Bu yapı, Şekil 1 'de gösterilmiş olup, benim bir kağıt olasılığı amplifikasyon logaritmik çevrimiçi genişlikte yapılabilir göstermek için.O(logn)

Gözlem: C devresinin derinliği .O(n)


Bir yan açıklama olarak, aynı devreyi yapmak, ancak bir yol yerine ikili bir ağaç (çıkışta kök ile) yapmak, treidid O (log n) ve O derinliği (log n) olan bir devre verir
daniello

1
Her toplayıcı için O derinliğine (log n) ihtiyacımız olacağından, ağaçlara doğrudan bir çeviri O derinliğine ((log n) ^ 2) neden olacak gibi görünüyor. Ancak trewidth'in O olacağı doğrudur (log n).
Mateus de Oliveira Oliveira

Tabii ki haklısın, teşekkürler! Eklemeler DNF olarak uygulanırsa, trewidth ve derinlik O (log n), ancak boyutu alırız . O(n3)
daniello

toplayıcıyı DNF'ler olarak temsil etmenin yanı, şimdi her bir değişkenin (ilk bakışta polinom olarak) birçok cümle ile paylaşılacağı için trewidth'i potansiyel olarak artırabilmesidir. O (log n) bitleri ile iki sayının eklenmesinin sabit derinlikte ve logaritmik trewthth ile yapılabileceğini gösterebilirseniz, derinliği O (log n) değerine azaltma öneriniz işe yarayacaktır.
Mateus de Oliveira Oliveira

Eh - herhangi Boole fonksiyonu için giriş bit ve çıkış bitleri DNF derinliği , boyut ve treewidth giriş + çıkış kapıları yaprakları bağımsız bir set silme beri ...b 2 2 a + a + b a + bab22a+a+ba+b
daniello

5

Sorunun diğer yarısını cevaplamak - burada bir alt sınırı için bazı sabit için treidth için bir kanıt taslağı . Bağ, devrenin boyutundan veya başka herhangi bir yönünden bağımsızdır. argümanının geri kalanında devre, , treidth'i ve , giriş kapılarının sayısıdır.c C t C nclogncCtCn

İlk adım, sınırlandırılmış üçlü genişlikli grafikler için dengeli ayırıcı lemmayı kullanmaktır . Devrenin kapıları (giriş kapıları dahil) üç bölüme ( , ve ayrılabilir , öyle ki ve hem de ve en azından içerengiriş kapıları ve ile arasında yay (tel) yoktur .LRS|S|t+1LRn/3|S|LR

İspatın geri kalanında kullanacağımız devrenin tek özelliği bu bölümlemedir - bu nedenle ispat aslında yukarıdaki gibi dengeli bir ayırıcı boyutuna daha düşük bir sınır verir .S

Sahip eldeki bir devre oluşturmak den aşağıdaki gibidir: Her bir kapı için olarak iki kapılar yapmak ve ve olmak ve içine besleme . den giden tüm teller için onları . Giden bütün teller için dan yapmak bunları gitmek yerine. Let (L,S,R)CCgSgLgRgLgRggLgLgRgR

S={g,gL,gR:gS}.

(A) giriş kapılarına atama çıkışını doğru yaparsa ve (b) giriş kapılarına atama tüm ayarları yaparsa, ye yapılan değerlendirmesinin her biri için çıkışını veren bir devre yapın tahmin edildiği gibi kapıları . Bu devrelere için , , . devresinin doğal olarak iki ve alt devresine dikkat edin, böylece sadece giriş kapılarına bağlıdır , sadece giriş kapılarına bağlıdır2|S|SCSC1C2C3Cxx8tCiCiLCiRCiLLSCiRRS ve giriş kapılarına herhangi bir atama için .Ci=CiLCiR

Giriş kapıları için her atama neler olduğunu bazı tahmin ile tutarlı olduğu için biz buna sahip . Bu nedenle devresini , AND kapısı numarasının sırasıyla ve çıkışıyla beslendiği AND'lerin (fanin ) OR (fanin ) ' olarak yeniden .SC=C1C2C3CxC8t2iCiLCiR

en üstteki AND-geçitlerinin seti olsun . İlk önce. Bu , üzerinde basit bir alt sınırı verir . O zaman daha iyi bir bağ kuracağız.Z2|Z|n/3|S|loglognt


Diyelim kiVe bu wlog kabul daha az giriş kapısı içerir . Daha sonra, her iki ve en azından içerengiriş kapıları. Güvercin deliği ilkesi ile iki farklı sayı vardır ve giriş kapılarına iki farklı atamaları vardır öyle ki , setleri tek true kapıları, kimse bu setleri öyle ki devreler, , hepsi aynı şeyi . Ancak giriş kapılarına bir atama var2|Z|<n/3|S|LRLRn/3|S|ijLijC1LC2LCxLRÇoğunluk çıkışları FALSE böyle olarak kapıları doğru olarak ayarlanır ve bunların çoğunluğu çıkışları ise DOĞRU olarak kapıları doğru olarak ayarlanır. Bu bir çelişkidir ve bu yüzden treewidth'in en azından olduğunu ima etmek .iLjL2|Z|n/3|S|loglogn


Şimdi daha iyi bir bağ gösteriyoruz:. Bu wlog varsayalım daha az giriş kapısı içerir . Sonra hem L hem de R en azgiriş kapıları. "tümü yanlış" atamasını düşünün . Let giriş kapıları küçük sayı maj çıkışları DOĞRU, bütün verilen doğru bu için ayarlanmalıdır FALSE olarak ayarlanır.|Z|n/3|S|LRn/3|S|LrRL

Yerleştirmesi bütün yanlış ve tam olarak giriş kapıları gerçek yapar çoğUnLUğU çıkışına bir olmalı bu şekilde çıkışları DOĞRU, bu wlog olan . Tüm atamalar daha az olan gerçek giriş kapıları ayarlamak gerekir FALSE için. Yerleştirmesi giriş kapısı doğru ve giriş kapıları gerçek yapar ÇOĞUNLUK çıkışı ayarı, kapısı az birinde gerçek gerekir.BkzLrR1iCiLC1LRrC1R1Lr1R11LCiL için doğru . wlog olduğunu varsayabiliriz . Daha sonra en çok giriş kapısını true olarak ayarlayan tüm atamaları, false olarak ayarlamalıdır ve bu şekilde devam eder - bu argümanı kez tekrarlayabiliriz . Ama bu araçlar o, için alt sınırı verir .i1R, R - 2 ° C R, 2 r | Z | r n / 3 - | S | c günlük n ti=2Rr2C2Rr|Z|rn/3|S|clognt

[Bu taslağın bazı yerlerde biraz dalgalı hale geldiğinin farkındayım, belirsiz bir şey olup olmadığını sorun ...]

Sitemizi kullandığınızda şunları okuyup anladığınızı kabul etmiş olursunuz: Çerez Politikası ve Gizlilik Politikası.
Licensed under cc by-sa 3.0 with attribution required.