CPLD'lerde veya FPGA'larda şematik tasarım yerine Verilog veya VHDL'yi seçmeme ne sebep olabilir?

Programlanabilir mantıkta kesinlikle arka planım yok, projelerimde çoğunlukla mikrodenetleyiciler kullanıyorum, ancak son zamanlarda video ile çalışmam gerekiyordu ve mikrodenetleyici ihtiyacım olan şey için çok yavaş, bu yüzden CPLD'lerle oynamaya başladım.

Sadece şematik tasarım kullanarak CPLD ile iyi sonuçlar elde ettim ancak CPLD'ler hakkında bilgi ararken VHDL ve Verilog kullanarak birçok örnekle karşılaştım. Cihazımı bu dillerden birinde tanımlamamı neyin sağlayabileceğini merak ediyorum. Şematik tasarımın yapamadığı ne yapabilirler? Çoğunlukla işlevler için mi kullanılıyorlar?

Şimdiye kadar sadece CPLD'leri kullandım, FPGA tasarımları CPLD'lerin bu dilleri kullanmasından daha fazla yarar sağlıyor mu?

Şematik tasarım yalnızca birkaç hazır modülü (sayaçlar, toplayıcılar, bellek, vb.) Birleştirdiğinizde kullanışlıdır. Ancak gerçek bir algoritmanın (örneğin, bir şifreleme karma algoritması) uygulanması, bir sistemi şematik sembollerle davranış düzeyinde tanımlamanın bir yolu olmadığından, bir HDL (VHDL veya Verilog gibi) olmadan neredeyse imkansızdır.

Çoğu proje davranışsal HDL'de yapılır, çünkü elle sentezlenemeyecek ve mantık ilkelleri kullanılarak şematik olarak çizilemeyecek kadar karmaşıktır.

CPLD'ler genellikle tutkal mantığı için kullanılır ve işleme için daha az kullanılır ve genellikle mantığın şematik olarak uygulanması kolaydır, bu yüzden FPGA tabanlı tasarımların bir HDL kullanmaktan daha fazla faydalandığını önerdiğinizde haklı olduğunuzu düşünüyorum.

Jay'in mükemmel cevabına ek olarak birkaç pratik yön:

• Hatalar. Şematik araçlar, araç setinin geri kalanından daha becerikli * olma eğilimindedir. Bu muhtemelen Verilog / VHDL'nin sektördeki şemalara göre tercih edilmesinden kaynaklanmaktadır ve bu nedenle şematik girişe yazılım geliştiricileri tarafından daha az dikkat edilmektedir.
• Hız. Şematik, sentez aracına geçirilmeden önce bir HDL'ye dönüştürülmelidir. Bunun üretim süreleri üzerinde olumsuz bir etkisi olabilir. Herhangi bir nedenle incelemeniz gerektiğinde, oluşturulan HDL çok okunabilir olmayabilir.
• Taşınabilirlik. Kullanılan tedarikçiye özgü ilkellerin miktarına bağlı olarak Verilog ve VHDL, cihazlar arasında az çok taşınabilirdir. Taşıma şemaları, her şeyi yeniden çizmeniz veya sağlanan alma / verme yeteneklerine (varsa) güvenmeniz gerekir.

_{* Xilinx ISE'deki en sevdiğim hata, dikey tel seçememe idi .}

DesignBir Tasarım Giriş standardı olarak HDL'nin (Donanım Tanımlama Dilleri) birçok avantajı vardır.

İşlevselliğin tanımı daha yüksek bir seviyede olabilir, HDL tabanlı tasarımlar seçilen bir teknolojinin kapı seviyesi açıklamasına sentezlenebilir, HDL tasarımı kapı seviyesi ağ listesinden veya şematik bir açıklamadan ve HDL'lerden daha kolay anlaşılır güçlü tür denetimi nedeniyle hataları azaltın.

Donanım açıklama dilleri VHDL ve Verilog, eşzamanlılık, zamanlama, hiyerarşi, bileşenlerin yeniden kullanımı, durum davranışı, eşzamanlı davranış, eşzamansız davranış, senkronizasyon ve doğal paralellik gibi özellikleri içeren daha yüksek bir soyutlama modelleme amacıyla donanımı modellemek için tasarlanmıştır. .

Sentez sırasında ortaya çıkan sorunlar, tasarım tanımını belirli bir süreç ve kapı uygulamasına eşleme. Bu, HDL'nin üst düzey özelliklerini kullanamamanızı gerektirir - "sentezlenebilir Verilog / VHDL"

Yani sentez için HDL ve Simülasyon için HDL'ye sahipsiniz ve sentezlenebilir alt küme araca özeldir.

Davranışsal bir tasarım açıklamasından bir net listeye / düzene geçemezsiniz. Ancak tasarımınızı, birbiriyle karşılaştırılabilecek sentezlenebilir bir yönü olan davranışsal bileşenlere sahip olacak şekilde yapılandırabilirsiniz. Davranışla başlıyorsunuz ve daha sonra işe yaradığında sentez için yeniden yazıyorsunuz (bir alt küme). Genelden özelliğe gidersiniz ve yol boyunca test tezgahları inşa edersiniz.

Bir başka avantaj, HDL'lerin standart programlama kontrol sistemlerinde kullanılabilmeleri, değişiklikleri incelemek için farklılaştırılmaları vb.

Daha önce söylenenlere ek olarak: metin gösterimi, özellikle büyük projelerde çok daha yönetilebilir. Senkronize edilebilir herhangi bir HDL'yi şematik haline dönüştürebilirsiniz (büyük zorluklarla da olsa), ancak yüzlerce düz metin satırının çalışması yüzlerce şematik öğeden daha kolaydır.