«vhdl» etiketlenmiş sorular

VHDL ve Verilog , günün HDL'leridir. HDL'lerle hiç deneyimi olmayan biri için ikisinin de avantajları nelerdir?

94 vhdl  verilog  hdl 

Xilinx ISE, Lattice Diamond, vb. Gibi FPGA / HDL takım takımları ile ilgili bazı deneyimlerim oldu. Genel iş akışı Verilog / VHDL yazıyor, simülasyon yapıyor, test ediyor ve sonra FPGA'yı programlıyor. Birkaç kişinin ASIC tasarımının çok farklı olduğunu söylediğini duydum. İki ana ASIC tipi, Gate seviyesi ASIC ve Transistör seviyesi …

42 fpga  vhdl  verilog  software  asic 

Bir CPU'nun VHDL veya Verilog'da okunabilir ve eğitici bir uygulamasını önerebilir misiniz? Tercihen iyi belgelenmiş bir şey. PS Bakabileceğimi biliyorum opencores, ama insanların gerçekten baktıkları ve ilginç buldukları şeylerle özellikle ilgileniyorum. PS2. Sucky etiketleri için özür dilerim, ancak yeni bir kullanıcı olarak yenilerini oluşturamıyorum

37 microprocessor  fpga  softcore  verilog  vhdl 

VHDL ve Verilog'u öğrenmekle ilgileniyorum. Onlar için ücretsiz IDE olup olmadığını merak ediyordum?

29 vhdl  verilog  ide 

Bir mod-16 sayacı oluşturdum ve çıktı sonucu bir INTEGER (INTEGER kullandığım tüm örnekler). Hex-to-7-segment ekran kod çözücüsünü yaptım ve girişi bir STD_LOGIC_VECTOR (bu şekilde yazdı, çünkü doğruluk tablosunu belirlemek kolaydı). Sayacın çıkışını kod çözücünün girişine bağlamak istiyorum, ancak QuartusII'de derlemeye çalışırken 'tür uyuşmazlığı' hataları alıyorum. VHDL listesinde bir INTEGER türünden …

28 vhdl 

Birlikte oynayabileceğim ama fazla harcamayacağım bir şey arıyorum. Akademik indirime uygun değilim, bu yüzden önerilerde bulunurken bunu göz önünde bulundurun.

27 fpga  vhdl 

Bir bileşen arasındaki farkın ne olduğunu merak ediyorum. Hangi durumlarda varlıklar yerine bileşenleri kullanmanın daha iyi olacağını bilmek isterim. Çok teşekkür ederim.

25 vhdl  components 

VHDL için güzel bir röportaj sorusu gördüm - sayı alan ve geri kalanı olmadan 5'e bölünebilecek olup olmadığını tespit eden bir sistem inşa ettim. Bunu bir durum makinesiyle çözmeye çalıştım (sanırım mod veya rem kullanmanızı istemiyorlardı ) ve ilk başarımı elde ederken (5, 10, 15 gibi sayılar ve 20, 40, …

24 vhdl  state-machines 

Görünen o ki, dünya VHDL'de bitleri temsil etmenin varsayılan yolu std_logic(ve std_logic_vector) olduğuna karar vermiş . Alternatif std_ulogic, çözülmemiş olabilir. Bu beni şaşırtıyor çünkü genelde bir otobüsü tarif etmiyorsunuz , bu yüzden birden fazla sürücü istemiyorsunuz ve bir sinyal çözmeniz gerekmez . Bunun avantajı, birden fazla sürücünüz varsa derleyicinin sizi …

24 vhdl 

Bu dönemde Digital Design'da bir kurs alıyorum ve sadece onu seviyorum. Artık gömülü sistem ve dijital tasarımdaki çalışmaların çoğunun önce bilgisayar simülatörleri üzerinde yapıldığını ve ardından donanım kullanarak uygulandığını biliyorum. Bu yüzden HDL öğrenmeye nasıl başlamalıyım diye merak ediyordum. Birkaç sorum var Ne? Standartların ne olduğunu bilmiyorum ama hangisini alması …

24 simulation  vhdl  verilog  hdl 

Kötü VHDL kodunun FPGA hasarına yol açabileceğini bir yere okudum. VHDL kodlu bir FPGA'ya zarar vermek bile mümkün mü? Ne tür koşullar buna neden olur ve en kötü durum senaryoları nelerdir?

22 fpga  vhdl 

Ben VHDL 0 çalışmak zorunda ve ben bir Linux çekirdeği altında çalışan bir seçenek var istiyorum NT / Windows: herhangi bir ipucu? Ayrıca yeni başlayanlar için iyi VHDL kaynaklarına bazı iyi bağlantıları takdir edebilirim, teşekkürler.

19 vhdl  ide 

Şu anda Xilinx ISE ve ISIM kullanarak VHDL'de basit bir CPU tasarlama sürecindeyim. Tasarım kısmı oldukça iyi gidiyor, ancak doğrulamayı tutarlı bir şekilde yapmanın bir yolunu bulamıyorum. Şu anda üzerinde çalıştığım işlevi test etmek için güncellediğim bir VHDL test tezgahım var. Bu çok ad-hoc, ve regresyonları yakalamama yardımcı olmaz ve …

18 fpga  vhdl  cpu  test 

Başlık hemen hemen sorumu özetliyor: VHDL / FPGA'ları kullanmaya başlamak için herhangi bir yerel Mac OS X ortamı var mı?

18 fpga  vhdl  mac 

Sentez sinyalleri ve portları vb.Için VHDL'de tamsayı kullanmam gerekirse biraz kafam karıştı. Üst düzey bağlantı noktalarında std_logic kullanıyorum, ancak dahili olarak her yerde aralıklı tamsayılar kullanıyordum. Ancak, sadece sentez hedefli kod için imzalı / imzasız kullanmanız gerektiğini söyleyen insanlara yapılan birkaç referansla karşılaştım. Şu anki projemi imzasız kullanmak için gittim …

17 vhdl  synthesis