Yanlış yol zamanlaması kısıtı nedir?

10

FPGA dünyasında, bir HDL derleyicisi için yanlış yol kısıtlamaları tam olarak nedir? Neden faydalı?

fpga timing hdl

— Randomblue
kaynak

1

Bu sadece FPGA konsepti değil, dijital bir konsept.

— W5VO

14

Yanlış yollar, nihai tasarımda asla gerçekte kullanılmayacak zamanlama yollarıdır. 4 bitlik bir sayaç tasarladığınızı ve 12'den 13'e çıkarırken çok yavaş bir gecikme yolu olduğu varsayın. Sayım 9'a eşit olduğunda tasarımınız her zaman sayacı sıfırlarsa, o yavaş yol asla gerçek tasarım. Yavaş yolu yanlış yol olarak etiketlersiniz, böylece derleyici hiçbir zaman harcamaz veya yanlış yolun daha hızlı çalışmasını sağlamak için fazladan mantık ekler.

— Joe Hass
kaynak

5

Ha, ve yanlış yolun PIC'ler ya da başka bir şey yerine Atmels kullanmakla ilgisi olduğunu düşündüm .

— Olin Lathrop

Sanırım daha önemli bir yanlış yol türü, bir saatin kenarında değişen ve farklı bir saatin kenarında örneklenen bir sinyaldir, ancak ya sinyal ikinci saatin değiştiği zamana yakın bir yerde asla değişmez veya hiçbir şeyi değiştirmez, değerini önemsemez. İkinci saat tarafından kontrol edilen bir çift senkronizatör eklenmedikçe zamanlama analizi araçları muhtemelen başarısız olacaktır, ancak böyle bir senkronizörün eklenmesi tasarımı tamamen bozabilir. Örneğin, ilk saat

— 1MHz'de

... sinyal üreten cihaz, 32KHz saatinde yükselen bir kenar gördükten sonra üç 1MHz döngü değiştirebilir. Sonuç olarak, 32kHz saat tarafından kilitlenen sinyalin, 32kHz mandalının numune / tutma gerekliliklerine herhangi bir ekstra senkronizasyon olmadan uyması garanti edilebilir. 1MHz tarafındaki mantık, 32KHz tarafın ne yaptığına bağlı olarak verilerini oluşturduysa, böyle bir tasarım 32Khz tarafındaki bir döngüde üretilen bilgilerin bir sonraki döngü tarafından her iki şekilde de perfore edilmesine izin verebilir. 32Khz tarafına çift senkronizasyon eklemek bunu bozar.

— supercat

8

Yanlış yol, tasarımda var olan ancak işlemde bir rol oynamayan bir yoldur, bu nedenle bunu zamanlama analizine dahil etmek gerekli değildir.
Bu durumun çeşitli nedenleri olabilir, ancak zamanlama analiz aracı genellikle hangi yolların kullanılabileceğini veya kullanılamayacağını bilmediğinden (bunu tespit edebilecek bazı araçlar olsa da), bunu söylemelisiniz. Bu, belirli bir yolun tamamlamak için birden fazla döngü kullanmasına izin verildiğini söyleyebileceğiniz çok döngülü bir yola benzer.

(Yanlış yolun) örneği, açılışta bir kez yazılabilen, ancak aynı durumda kalan bir kayıttır.

— Oli Glaser
kaynak

1

Basit bir şekilde, yanlış yol, zamanlama analizi sırasında zamanlamaya uyup uymadığını görmek için denetlenmesini istemediğiniz bir mantık yoludur. Yolları hariç tutmak için iki neden vardır, birincisi, yanlış yol, araçların bu sinyal için zamanlamayı karşılamak için daha fazla çalışmasını sağlayacaktır, bu da muhtemelen ek zamanlama hatalarına neden olan meşru sinyal yollarını etkileyecek ve zamanlama kontrolünün arızaları bildirmesine neden olacağı için muhtemelen tasarımcıyı meşru zamanlama hatalarından uzaklaştırır.

Yanlış yollar, ilişkisiz asenkron saatler veya aynı frekanstaki ancak bilinmeyen faz ilişkisi olan saatler veya normal devre çalışması sırasında asla etkinleştirilmeyecek saatler arasındaki mantık yollarından kaynaklanır. Alete bir yolu görmezden gelmesini söylemek, zamanlamanın sadece zamanlamanın kontrol edilmediği şekilde çalışmasını sağlamaz. Bu yok sayılan sinyal yolları için doğru senkronizasyon mantığının manuel olarak kullanılmasını sağlamak tasarımcıya bağlıdır.

— Ray Haynes
kaynak