VHDL: Bir vektörün bit veya OR-ing biti

Bir vektörün bitlerini birlikte VEYA istiyorum. Diyelim ki adlı bir vektörüm var example(23 downto 0)ve tüm bitleri başka bir vektöre VEYA istiyorum, bunu yapmayı içermeyen herhangi bir yol var example(0) or example(1) or ...example(23)mı?

or_reduceistediğiniz şeydir ve kullanılabilir std_logic_misc. FPGA'lar için hem A hem de X tarafından desteklenir.

Verilog, tam olarak istediğinizi yapan kullanışlı bir "azaltma operatörüne" sahiptir: vektörün |example[23:0]tüm bitlerini OR 'nin sonucunu verir example.

Ne yazık ki VHDL'nin bu operatörü yok. Göre comp.lang.vhdl SSS olsa

Vektörün tüm bitleri üzerinde bir indirgeme işlemi gerçekleştirmek için önceden tanımlanmış bir VHDL operatörü yoktur (örn., Bir vektörün tüm bitlerine "veya" veya "tüm bitlerine"). Ancak, azaltma operatörleri kolayca uygulanabilir:

['X' ve 'Z' değerlerini ele almayan bir örneği atlamak]

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );