FPGA ürün yazılımı tasarımı: Ne kadar büyük?

Matlab'dan VHDL'ye taşınması gereken özellikle büyük bir sinyal işleme dönüşümüne sahibim. Kesinlikle bir çeşit kaynak paylaşımı gerektirir. Biraz hesaplama bana şunları verdi:

• 64 noktadan 512 fft
• 41210 çarpma-ekleme işlemleri

Virtex 6 FPGA'nın ~ 2000 DSP48E bloğuna sahip olduğu düşünüldüğünde, kaynakları birden çok kez tekrar kullanmak için kaynak paylaşımını yapabileceğimi biliyorum. Yürütme süresi gerçekten sorun değil, işlem süresi FPGA açısından nispeten uzun sürebilir.

Kaynak kullanımına baktığımda, radix-2 lite mimarisini kullanmak bana 4dsp blok / FFT işlemi = 2048 DSP blok, toplamda ~ 43k. en büyük Virtex FPGA 2k blok veya 20 işlem / mux'e sahiptir.

Açıkçası, bu kadar büyük mumu kumaşa dahil etmek de dilim alacaktır. Bu sınırın üst ucunu nerede bulabilirim? FPGA kaynaklarını sonsuza kadar paylaşamıyorum. 41210 çarpanları çok mu büyük? Çok büyük olanı nasıl hesaplayabilirim?

Ayrıca diğer kaynaklara da baktım (Slices, Brams, vs.). Radix-2 Lite ayrıca 4 x 18k bram / fft = 2048 bram verir ve en büyük Xilinx FPGA 2128 Brams içerir. çok sınırda. Tasarımımın çok büyük olduğundan endişeliyim.

GÜNCELLEME:

Tasarımın kendisi hakkında biraz daha bilgi. Detaylara giremiyorum, ama verebileceğim şey:

Initial conditions -> 512 ffts -> 40k multipliers ---------|----> output data to host 

                 ^------re-calculate initial conditions----|

output datarate spec: "matlab simülasyonundan daha hızlı"

akıllıca hesaplamalar, ben buradayım:

FFT aşaması: kolay. 1/2/4/8 FFT uygulayabilir, sonuçları SDRAM'da saklayabilir ve daha sonra erişebilirim. Nispeten küçük, uzun sürse bile, sorun değil. radix-2 lite kullanarak 2 DSP48E ve 2 18k BRAMS / FFT alabilirim. akış 6 DSP48E 0BRAMS / FFT verir. her iki durumda da, FPGA kaynak açısından 64 punto FFT küçüktür.

Çarpanlar : bu benim sorunum. Çarpma girdileri, arama tablolarından veya FFT verilerinden alınır. Gerçekten sadece bir sürü çarpma eklentisi. Optimize edilecek çok şey yok. Filtre değil, filtreye benzer özelliklere sahiptir.

FPGA'da kaynak paylaşımı göz önüne alındığında, matematik şu şekilde çalışır: Bir LUT-6, 4 yollu bir mux olarak kullanılabilir. N-yollu, M bit mux'in formülü aşağıdaki gibidir:

N*M/3 = number of luts, or N*M/12 = slices (4 LUTS/slice).

benim uygulama için sayıları crunching iyi sonuç vermez. Virtix-6 ailesinin% 90'ı, 40 bin işlem yapmak için DSP'lerini kaynak paylaşmak için yeterli dilime sahip değildir.

Soruna bakmanın başka bir yolu var mı acaba?

512 FFT işlemi (her biri 64 nokta) ve 42k MAC işlemi tahminlerinizi çalmak ... Sanırım algoritmadan bir geçiş için ihtiyacınız olan şey bu mu?

Şimdi 4 DSP birimi kullanan bir FFT çekirdeği buldunuz ... ancak FFT başına kaç saat döngüsü gerekiyor? (gecikme değil, verim)? Her nokta için 64 veya 1 döngü diyelim. Daha sonra bu 42k Mac işlemlerini 64 döngüde - her döngüde 1k MAC, her MAC işleminde 42 işlemle tamamlamanız gerekir.

Şimdi algoritmanın geri kalanına daha ayrıntılı bir şekilde bakmanın zamanı geldi: MAC'leri değil, tekrar kullanılabilecek daha yüksek düzeydeki işlemleri (filtreleme, korelasyon, ne olursa olsun) tanımlayın. Bu işlemlerin her biri için yeniden kullanılabilirlikli çekirdekler oluşturun (örneğin, farklı seçilebilir katsayı kümelerine sahip filtreler) ve yakında nispeten büyük çekirdekler arasında nispeten az çoklayıcı gerekli olduğunu görebilirsiniz ...

Ayrıca, herhangi bir güç azalması mümkün müdür? Kuadratik (ve daha yüksek) oluşturmak için döngülerdeki çarpmaların gerekli olduğu bazı vakalarım vardı. Onları açarken, tekrarlayarak çarpma olmadan üretebilirim: FPGA'da bir Fark Motoru oluşturduğum gün kendimden çok memnun kaldım!

Uygulamayı bilmeden daha fazla ayrıntı veremem, ancak böyle bir analizin bazı büyük basitleştirmeleri mümkün kılması muhtemeldir.

Aklınızdaki kesin bir platform yok sanki sesler beri - - Ayrıca ... Birden FPGA üzerinde bölme bakmak eğer düşünün Bu panoda veya bu bir elverişli bir platformda birden FPGA sunuyoruz. Ayrıca 100 Spartan-3 cihazlı bir tahta var ...

(ps Yazılımcılar bu diğer soruyu kapattığında hayal kırıklığına uğradım - en azından orada uygun olduğunu düşünüyorum)

Düzenleme: Düzenleme yeniden - Ben oraya başlamak için düşünüyorum. Tüm çarpan girişleri ya FFT çıkışları ya da "filtre değil" katsayılarıysa, kullanmanız gereken düzenlilik türünü görmeye başlıyorsunuz demektir. Her çarpanın bir girişi bir FFT çıkışına, diğeri bir katsayı ROM'una (sabit dizi olarak uygulanan BlockRam) bağlanır.

Farklı FFT işlemlerini aynı FFT birimi aracılığıyla sıralama, FFT çıkışlarını bu çarpandan otomatik olarak sıralar. Doğru katsayıları diğer MPY girdilerine dizmek artık doğru ROM adreslerinin doğru zamanda organize edilmesi meselesidir: MUX'ların büyük baş ağrısından ziyade organizasyonel bir problem.

Performans konusunda: Bence Dave Tweed gereksiz yere kötümserdi - FFT n * log (n) operasyonlarını alıyor, ancak O (n) kelebek birimleri ve O (logN) döngüleri veya O (logN) birimleri ve O ( n) döngüler veya kaynak ve hız hedeflerinize uygun başka bir kombinasyon. Böyle bir kombinasyon, FFT sonrası çarpma yapısını diğerlerinden daha basit hale getirebilir ...

Bu sorun gerçek zamanlı kısıtlamalara sahip değilse ve öyle görünmüyorsa - sadece "daha hızlı" çalışmasını istiyorsanız, bir veya daha fazla GPU'da hızlanmaya oldukça uygun görünebilir. Bunu nispeten basit bir teklif yapan birkaç yazılım kütüphanesi vardır ve bu, doğrudan özel FPGA donanımına gitmekten daha kolay bir büyüklük sırası ile ilgili olacaktır.

Sadece Google "GPU özellikli kitaplık" veya "GPU hızlandırılmış kitaplık" için.

Belirli matematik işlemlerini büyük ölçüde hızlandırmak için özel bir donanım veya bir FPGA (hatta bir CPLD) kullanmak mümkündür. Matematik işlemlerini hızlandırmak için donanım (devre veya FPGA mantığı) tasarlamaya çalışırken akılda tutulması gereken en önemli şey, hangi sipariş verilerinin cihazınıza girip çıkması gerektiğini anlamaktır. Verimli bir G / Ç düzenine sahip bir cihaz, ikinci cihaz çok daha fazla devre gerektirse bile, verimsiz bir düzene sahip olandan çok daha iyi performans sunabilir.

Bir FFT için donanım destekli bir tasarım üzerinde çalışmayı denemedim, ancak baktığım büyük çarpma işlemleri için donanım yardımı (RSA şifrelemesi için kullanılabileceği gibi). Birçok mikro denetleyici, özel hızlı çoğalma donanımı olanlar bile, bu tür işlemlerde çok verimli değildir, çünkü çok fazla kayıt karıştırması gerektirirler. Kayıt değişimini en aza indirgemek için tasarlanmış donanım, donanımın kendisi kadar sofistike olmasa bile, çok hassas çarpma işlemleriyle çok daha iyi performans elde edebilir. Örneğin, bir kerede iki bit boru hattı 16xN çarpma gerçekleştirebilen donanım (iki alt bit multiplcand içinde kaydırma ve iki üst bit biti kaydırma), bir döngüde 8x8 çarpma gerçekleştirebilen donanıma göre daha iyi performans elde edebilir, birincisi daha az devre alabilir (ve boru hattı sayesinde daha kısa kritik veri yoluna sahip olabilir). Anahtar, gerekli kodun "iç döngüsü" nün nasıl görüneceğini anlamak ve kolayca ortadan kaldırılabilecek herhangi bir verimsizlik olup olmadığını anlamaktır.

Ne kadar az bir sorun yürütmemiz?

Bu gerçekten bir yumuşak MCU, entegre bir sabit MCU ile bir FPGA veya hatta ayrı bir MCU cihazı uygulamanız ve tüm işlemlerinizi seri hale getirmeniz gereken bir durum gibi görünüyor.

Yürütme süresine sahip olduğunuzu varsayarsak, FFT'lerinizi yazılımda yapmak hem hata ayıklamak çok daha kolay hem de tasarımı da çok daha kolay olacaktır.