«synthesis» etiketlenmiş sorular

Sentez sinyalleri ve portları vb.Için VHDL'de tamsayı kullanmam gerekirse biraz kafam karıştı. Üst düzey bağlantı noktalarında std_logic kullanıyorum, ancak dahili olarak her yerde aralıklı tamsayılar kullanıyordum. Ancak, sadece sentez hedefli kod için imzalı / imzasız kullanmanız gerektiğini söyleyen insanlara yapılan birkaç referansla karşılaştım. Şu anki projemi imzasız kullanmak için gittim …

17 vhdl  synthesis 

Dijital ekipmanın yayılması daha uzun sürüyor mu? Örneğin, bir yazılım sentezi bir donanım sentezine kıyasla çok yavaştır.

14 analog  software  hardware  synthesis  synthesizer 

Mantık Tasarımı derslerinde hepimiz, örneğin bir Karnaugh haritası veya Quine – McCluskey algoritması kullanarak bir mantık işlevini en aza indirmenin mümkün olduğunu öğrendik . Ayrıca "Umurumda Değil" değerlerinin minimizasyon potansiyelini artırdığını öğrendik . Örneğin bir kayıt dosyası alın. write_addressVe write_datane zaman sinyalleri gerçekten önemli değil write_enablesinyaldir '0'. Bu nedenle, bu …

11 vhdl  synthesis  optimization 

Verilog RTL'yi genel bir kapı net listesine dönüştürebilecek ücretsiz veya açık kaynaklı sentez araçları var mı? (jenerik NAND, NOR, XOR, D-flop / kayıtlardan oluşur, vb. Optimizasyon gerekli değildir.). Tam dil için değilse, RTL'nin "yararlı" bir alt kümesine ne dersiniz (sadece Verilog kapısı düzey netlistesinin ötesinde)?

10 verilog  synthesis 

Bir VHDL değişkeninin sentez aracıyla sentezlenmesinin iki yolunu biliyorum: Kombinasyonel mantık olarak sentezlenen değişken İstemeden bir Mandal olarak sentezlenen değişken (bir sinyale veya başka bir değişkene başlatılmamış bir değişken atandığında) Bir VHDL değişkeninin sentezlenmesinin diğer yolları nelerdir? (Örnek: FF olarak yorumlanabilir mi?)

9 vhdl  synthesis  rtl