«vhdl» etiketlenmiş sorular

Kilitli . Bu soru ve cevapları kilitlidir çünkü soru konu dışıdır, ancak tarihsel önemi vardır. Şu anda yeni yanıtları veya etkileşimleri kabul etmiyor. İlk üniversite dijital mantık tasarım kursumu tamamlamaktan iki hafta uzaktayım ve görünüşe göre nihai bir proje olmayacak - sadece sıkıcı bir final sınavı. Bu yüzden meraklı herhangi …

11 fpga  design  vhdl  verilog 

Spartan-3 kartımda DSP kullanmaya başlamaya çalışıyorum. Eski bir anakarttan çipli bir AC97 kartı yaptım ve şimdiye kadar ADC'yi yaptım, örnekleri <1 (hacmi azalt) ve sonra DAC için çarptım. Şimdi bir düşük geçiş filtresi, yüksek geçiş vb. Gibi bazı temel DSP şeyler yapmak istiyorum. Ama gerçekten sayısal temsil (tamsayılar? Sabit nokta? …

11 fpga  vhdl  dsp  iir  fir 

Yazılım için Tasarım Desenleri kitabı , yazılımda ortak şeyler yapmak için bir dizi kalıptır ve yazılım uygulayıcılarına, oluşturmaları gereken bazı bileşenleri tanımlamaları için ortak terminoloji verir. Genel olarak sentezlenebilir RTL veya RTL için böyle bir kitap veya kaynak var mı? Yaygın tuzaklar, tasarım ödünleşmeleri, kilitlenme düşünceleri ve arayüz tasarımı gibi …

11 vhdl  verilog  best-practice 

Bir FPGA (vhdl kullanarak bir xilinx spartan3e olan Papilio geliştirme kartı) kullanmayı öğreniyorum. Gelen nabzı (sabit kodlu) bir numaraya bölmem gerekiyor. Ben yaklaşık 3 seçenek görebilirsiniz - kabaca, sözde kod olarak (örnek olarak 10 sayım kullanarak): 0'a sıfırlayın, giriş yükselen kenarda 1 artarak 10 ile karşılaştırın; eşitse, 0'a sıfırlayın ve …

11 fpga  vhdl  xilinx  papilio 

C ++ veya python'da bir soruna yaklaştığımda, kodumun ağır kaldırılmasını sağlayan birçok kitaplık var. C ++ için GNU GSL , BOOST veya FFTW ve python için NumPy veya SciPy hakkında düşünüyorum . Birçok açıdan, bu kaynakların mevcut olması, kütüphaneler tüm düşük seviyeli şeyleri sıfırdan yeniden yazmak zorunda kalmamanızı engellediğinden, bu …

11 vhdl  library  open-source  code-design 

VHDL kaynak kodumun dahili sinyallerini test bankamda nasıl gösterebilirim, böylece onları dalga formları olarak görebilirim? Aktif HDL kullanıyorum. Hedefime ulaşmak için herhangi bir araçtan bağımsız yöntem olup olmadığını bilmek istiyorum. Herhangi bir yardım takdir. Şimdi bu hatayı alıyorum. Kaynak kodum entity SPI_DAC is Port ( -- inputs and oututs ) …

11 vhdl 

Bir vektörün bitlerini birlikte VEYA istiyorum. Diyelim ki adlı bir vektörüm var example(23 downto 0)ve tüm bitleri başka bir vektöre VEYA istiyorum, bunu yapmayı içermeyen herhangi bir yol var example(0) or example(1) or ...example(23)mı?

11 vhdl 

Radyasyon sert FPGA'lar hakkında bir makalede şu cümleyle karşılaştım: "Virtex cihazları ile ilgili bir diğer endişe yarım mandal. Bu mantıkta kullanmaktan daha verimli olduğu için bu cihazlar içinde yarım mandallar dahili sabitler için bazen kullanılıyor". "Yarım mandal" adı verilen bir FPGA ilkel cihazını hiç duymadım. Anladığım kadarıyla, arka uç araçlarında …

10 fpga  vhdl  xilinx  radiation 

Günümüzde FPGA'lar DSP bloklarında, en son FPGA'lar IEEE-754 uyumlu kayan nokta ünitelerinde bile üretilmiştir. İçinde gerekli parametreleri seçtikten sonra bir GUI kullanarak DSP varlığı / modülü oluşturmak ve ardından tasarımda anında oluşturmak mümkündür. Bu tür mikro yönetimi gerçek DSP bloklarını örnekleme tasarımında ne zaman yapmamız gerekir ve ne zaman koda …

10 fpga  vhdl  dsp 

Hem sürücü yazılımı hem de FPGA geliştirme yapan bir ekip üzerinde çalışıyorum. FPGA simülasyonu Modelsim'de yapılıyor ve sürücü yazılımı C'de yazılıyor. Entegrasyon riskini en aza indirmek için, donanıma koymadan önce ürünümüzün iki yarısı arasındaki etkileşimi modelleyebilmek isterim. Modelsim zaman ve değerleri girmek için bir metin dosyası biçiminde uyaran sağlayan bir …

10 vhdl  simulation  modelsim 

Bu bağlantıya göre 3 aşamalı bir MD5 boru hattı uygulamaya çalışıyorum . Özellikle sayfa 31'deki algoritmalar . Veri iletmeyi açıklayan başka bir belge daha vardır. Bu bir FPGA'da (Terasic DE2-115) yapılır. Bu projede şema yok, sadece VHDL kodu var. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity md5core is port ( …

10 fpga  vhdl 

Birisi bana RTL ve davranışsal Verilog kodu arasındaki farkın ne olduğunu söyleyebilir mi? Bu iki seviyedeki tasarımlar arasında açık bir kesinti var mı?

10 digital-logic  verilog  vhdl  hdl 

Kullanma arasındaki fark nedir: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; ve ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; BIT kullanımının STD_LOGIC üzerinden ve bunun tersi konusunda kısıtlamaları nelerdir? Tamamen değiş tokuş yapabilirler mi? STD_LOGIC tanımladıysam, dizideki öğelere erişmek için …

10 vhdl 

Belirli bir mxn matrisi anx1 vektörü ile çarpan aşağıdaki VHDL işlevi var b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1 loop for j in 0 to n-1 loop …

9 fpga  vhdl  matrix 

VHDL'de bir tuş takımı tasarlıyorum. Yalnızca tek bir tuşa basıldığında her şey yolunda gider. Her sütunu bir durum makinesinde bir tuşa basmak için tarıyorum ve hiçbir tuşa basılmadığında, pin4pin6pin7pin2 = "0000"sonraki sütunu taramak için bir sonraki duruma geçmem şartıdır . Böylece sütun ayarlamak pin3pin1pin5sıralı olarak "001", "010"ve "100". Tararken pin3pin1pin5olarak …

9 vhdl  state-machines