«verilog» etiketlenmiş sorular

Kilitli . Bu soru ve cevapları kilitlidir çünkü soru konu dışıdır, ancak tarihsel önemi vardır. Şu anda yeni yanıtları veya etkileşimleri kabul etmiyor. İlk üniversite dijital mantık tasarım kursumu tamamlamaktan iki hafta uzaktayım ve görünüşe göre nihai bir proje olmayacak - sadece sıkıcı bir final sınavı. Bu yüzden meraklı herhangi …

11 fpga  design  vhdl  verilog 

Yazılım için Tasarım Desenleri kitabı , yazılımda ortak şeyler yapmak için bir dizi kalıptır ve yazılım uygulayıcılarına, oluşturmaları gereken bazı bileşenleri tanımlamaları için ortak terminoloji verir. Genel olarak sentezlenebilir RTL veya RTL için böyle bir kitap veya kaynak var mı? Yaygın tuzaklar, tasarım ödünleşmeleri, kilitlenme düşünceleri ve arayüz tasarımı gibi …

11 vhdl  verilog  best-practice 

Şunun gibi bir ifade düşünün: assign x = func(A) ^ func(B); burada fonk çıkışı 32 bit genişliğinde ve x 16 bitlik bir teldir. Ortaya çıkan xor için sadece en düşük 16 biti atamak istiyorum. Yukarıdaki kod zaten bunu biliyorum, ama aynı zamanda bir uyarı oluşturur. "Açık" yaklaşım işe yaramıyor: assign …

11 verilog 

Bazı verilog kodlarını analiz ediyorum ve şöyle bir şey buldum wire z = |a & b; simülasyon ise kodun aynen wire z = a & b; bu yüzden |(boru) sembolünün anlamının ne olduğunu merak ediyordum ? Simülasyon / sentez üzerinde herhangi bir etkisi var mı?

10 verilog 

Verilog'da yeniyim ve iki sayının nasıl karşılaştırılacağını öğrenmek istiyorum. Örneğin, bir parametre veya reg'i (diyelim ki a 2) 2 (2'b10) sayısıyla karşılaştıralım. Bu Verilog'da nasıl yazılacak?

10 verilog 

Verilog ve Quartus II kullanarak bir Altera Cyclone IV programlıyorum. Tasarımımda, saatin her iki kenarını da kullanmak istiyorum, böylece% 50 görev döngüsüne sahip garip bir faktörle saat bölünmesi yapabilirim. İşte benim kod snippet'i: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= 1'b0; divider_dummy <= …

10 fpga  verilog  intel-fpga 

HDL derleyicim (Quartus II) zamanlama raporları oluşturur. İçinde, düğümlerin "saat çarpıklığı" sütunu vardır. Bulduğum saat çarpıklığının tek tanımı TimeQuest belgelerinde (bkz: sayfa 7-24): Saatten saate aktarımlarda saat belirsizliğini veya eğriltmeyi manuel olarak belirlemek için set_clock_uncertaintykomutu kullanın. Eğer çarpıklık "belirsizlik" ise, saat çarpıklığımın bazıları neden negatif (ör. -0.048)? Saat çarpıklığı tam …

10 fpga  verilog  clock  intel-fpga 

Kapalı. Bu soru konu dışı . Şu anda cevapları kabul etmiyor. Bu soruyu geliştirmek ister misiniz? Soruyu Elektrik Mühendisliği Yığın Değişimi için konuyla ilgili olacak şekilde güncelleyin . 5 yıl önce kapalı . LTSPICE veya TINA veya hatta WinSPICE gibi birçok ücretsiz SPICE ve Verilog simülatörü var. Ayrıca birkaç Verilog …

10 verilog  development-tools  simulation 

Verilog RTL'yi genel bir kapı net listesine dönüştürebilecek ücretsiz veya açık kaynaklı sentez araçları var mı? (jenerik NAND, NOR, XOR, D-flop / kayıtlardan oluşur, vb. Optimizasyon gerekli değildir.). Tam dil için değilse, RTL'nin "yararlı" bir alt kümesine ne dersiniz (sadece Verilog kapısı düzey netlistesinin ötesinde)?

10 verilog  synthesis 

Birisi bana RTL ve davranışsal Verilog kodu arasındaki farkın ne olduğunu söyleyebilir mi? Bu iki seviyedeki tasarımlar arasında açık bir kesinti var mı?

10 digital-logic  verilog  vhdl  hdl